PCB设计相关概念及要求推荐阅读如下资料：

• emc_layout.pdf
• pcb设计秘籍_adi.pdf
• adi高速_混合_微弱信号布线指南_中文对照_.pdf

结构工程师：

• 板框图（标注结构件位置、禁布区等）、限高图，最好能提供3D图纸。

天线工程师：

• 确认天线净空区域、天线连接方式

硬件工程师：

• 原理图及网表
• 参考PCB、封装库，如果需新建封装，则提供规格书
• 布局说明文档，如PCB板叠层、阻抗要求、其他特殊注意事项等。

PCB工程师：

• 按硬件工程师提供的资料布局，放置元器件，
• 评估布线，问题反馈给硬件和结构工程师，
• 输出布局PCB和结构文件（如dxf）。

结构工程师：

• 核对布局，如结构件位置是否准确，是否相关器件和结构件干涉等。

硬件工程师：

• 评审布局，并按PCB Checklist 布局核对，提出相关建议让PCB工程师更改。

PCB工程师：

• 设定布线规则，连通布线，检查确认最终输出PCB文件及PCB结构文件（如dxf）。

结构工程师：

• 参考布局，核对布线完成之后结构的改动，另注意检查细节部分，特别是高器件是否和结构有干涉。

硬件工程师：

• 评审布线，并按PCB Checklist 布线核对，提出相关建议让PCB工程师更改。

PCB工程师：

• 提供Gerber文件和制板说明，用于生产PCB
• 提供SMT相关资料，如位号文件、SMT贴片文件

结构工程师:

• 提供拼版文件（让PCB板厂拼版也行，但需要仔细核对）

硬件工程师：

• 检查PCB工程师提供的相关文件，并按PCB Checklist 投板资料&生产文件核对，提出相关建议让PCB工程师更改。
• 找SMT工厂确认拼版文件。

硬件工程师：

• 提供“Gerber文件和制板说明”和“拼版文件”给PCB板厂生产
• 回复确认板厂提出的问题，必要时找PCB、结构工程师一起确认
• 提供位号图、SMT贴片文件（元器件坐标）给SMT工厂，用于制作贴片程序。
• 提供钢网文件（板厂提供）给SMT工厂，用于开钢网。

IPC标准文档如下：

• 通用标准：ipc-2221A Generic Standard on Printed Board Design
• 表面贴装：ipc-7351b表贴元件焊盘设计规范.pdf
• 插件：ipc-7251-generic-requirements-for-through-hole-design

对于元器件外形尺寸的定义有两个常用标准JESD95-1和EIA-PDP-100，说明见JEDEC：About JEDEC Publication 95 (JEP95)

常见封装设计缺陷见陶朱公：焊盘尺寸设计缺陷

IPC-7351把表贴封装分成三个等级，表贴元件的如下，从封装尺寸、可靠性或可生产性上排序为A>B>C，手机等小尺寸的产品一般选择C，工控板等一般选择A或者B。

1. 密度等级 A：最大焊盘伸出（Maximum (Most) Land Protrusion）
2. 密度等级 B：中等焊盘伸出（Median (Nominal) Land Protrusion）
3. 密度等级 C：最小焊盘伸出（Minimum (Least) Land Protrusion）

A B C等级的差异如下图：

按IPC-7351B 3.1.5 Dimension and Tolerance Analysis，焊盘尺寸的计算公式如下¹⁾：

$$ Z_{\text{max}} = L_{\text{min}} + 2J_{\text{T}} + \sqrt{C_{\text{L}}^{2} + F^{2} + P^{2}} $$

$$ G_{\text{min}} = S_{\text{max}} - 2J_{\text{H}} - \sqrt{C_{\text{S}}^{2} + F^{2} + P^{2}} $$

$$ X_{\text{max}} = W_{\text{min}} + 2J_{\text{S}} + \sqrt{C_{\text{W}}^{2} + F^{2} + P^{2}} $$

上述公式中的参数定义见下图，图中未给出的参数说明如下，另对于不同的封装，J_T J_H J_S详见IPC-7351B 3.1.5.1 Tolerance and Solder Joint Analysis：

1. C_L 为L 的最大值与最小值的差值；
2. C_S为S 的最大值与最小值的差值；
3. C_W为W 的最大值与最小值的差值；
4. F 为印制板加工时的公差；
5. P为 SMT机器焊接时放置公差

焊盘的命名规则见IPC-7351B：3.1.5.6 Padstack Naming Convention

封装的命名规则见IPC-7351B：3.1.5.5 Land Pattern Naming Convention

以Allegro sot50p160x90-3n举例，下图包含封装的所有元素。

其组成如下（如下图所示）:

1. 焊盘封装(Pin)，包括Stack-up.Conductor.Pin.Top层、Stack-up.Non-Conductor.Pin.Soldermask_Top/Pastmask_Top，Pad在在三层的尺寸通常一致。
2. 封装丝印层（Silkscreen），包括标记（pin1、正负极等）、本体形状、位号或Device TYPE等
3. 封装组装层（Assembly），包括标记（pin1、正负极等）、本体形状、位号、元件值等
4. 封装放置区域尺寸（Place_Bound_Top），即图中最外围的方框，此方框不允许放置任何其他元件。
5. 其他：比如keepout keepin区域等

相应的IPC-7251把插件封装分成三个等级。

1. Level A: Maximum Land/Lead to Hole Relationship
2. Level B: Nominal Land/Lead to Hole Relationship
3. Level C: Least Land/Lead to Hole Relationship

IPC-2221A 9.1.1 Land Requirements给出了最小焊盘的计公式：

Land size, minimum = a + 2b+ c

a = Maximum diameter of the finished hole（= Maximum Lead Diameters + Hole Diameter Factor）.

Maximum Lead Diameters示意图如下，

Hole Diameter Factor一般Level A为0.25mm、B为0.2mm、C为0.15mm，详见 IPC-7251 3.1.5.1 Tolerance and Solder Joint Analysis Table 3-1至3-9.

b= Minimum annular ring requirements，如下表

c= A standard fabrication allowance

标准加工误差，一般Level A为0.60mm、B为0.50mm、C为0.40mm

计算示例详见PCB-3D：How to calculate PTH hole and pad diameter sizes according to IPC-7251, IPC-2222 and IPC-2221 standards?

焊盘的命名规则见 IPC-7251 3.1.5.5 Pad Stack Naming Convention

封装的命名规则见 IPC-7251 3.1.5.6 Land Pattern Naming Convention

插件封装除Pad和表面贴装器件不同外，其他类似，插件封装Pad以Allegro距离如下，和表面贴装的区别如下：

1. 除TOP层外（图中BEGIN LAYER），还需要设置内层（DEFAULT INTERNAL）的BOT层（END LAYER）的焊盘
2. 内层（DEFAULT INTERNAL）如果负片设计，则需要设置Thermal Relief（和铺铜如地连接）和Anti Pad（和铺铜如地无连接）焊盘；如果是正片设计，可以不设置Thermal Relief和Anti Pad。但按标准规定及为了焊盘通用，建议设置。
3. 不需要设置钢网PASTMASK层

所有EDA工具都提供了手动创建封装的工具，除了手动创建之外，也还有其他两种方法：

1. 寻找已有的封装，直接调用，网上有大量的库，但需仔细检查核对，详见：如何查找元器件EDA库。
2. 利用工具创建，自动或半自动创建，高效、准确。这些工具都可以导出常用EDA工具封装，推荐工具如下：

• OrCAD Library Builder，Cadence公司出品，说明及下载详见：吴川斌：OrCAD Library Builder
• Footprint Exper，PCB Libraries 公司出品，说明及下载详见：吴川斌：Footprint Expert 25 Calculator 元器件PCB封装建库神器分享 (更新到 25.05 版本)
• PADS® Land Pattern Creator：PADS Vx1.0以上自带工具，里面有大量的已有库，常用的元器件均可以由库中直接导出使用,下载见：吴川斌：Mentor PADS 相关软件资源下载分享。如果无现成的库，则可以用软件自带的计算器，按level A/B/C或自定义设置，设计封装，菜单如下图。

根据特定的叠层和板材，通过控制PCB的线宽、线距等来获得特定的阻抗，如单端50Ω、差分90Ω。

阻抗计算首先需要选择对应的模型，常见的外层模型如下，左边两个为微带线，右边两个为共面线，两者的区别在于是否需要考虑走线层的地影响。

内层的模型如下，上面两个为带状线，下面两个为共面线，两者的区别在于是否需要考虑走线层的地影响。

业内常用的工具为Polar SI9000（下载地址吴川斌：PCB特征阻抗计算神器Polar SI9000安装及破解指南 2022 V22.03 版本更新），具体的使用说明见凡亿PCB：关于硬件设计中的线宽线距，老工程师想说的都在这里了......。

有些EDA工具如Cadence的Sigrity，可以仿真直接PCB的阻抗，使用说明见PCB阻抗和耦合检查-基于Sigrity 2018。新版本的Allegro 如17.4，可以直接调用阻抗仿真，使用则更方便。

各参数和阻抗之间的关系如下²⁾：

1. 线宽：阻抗线宽与阻抗值成反比，线宽越细，阻抗值越高
2. 介电常数：介电常数与阻抗值成反比，介电常数越低，阻抗值越高
3. 防焊厚度：防焊厚度与阻抗值成反比，防焊厚度越厚，阻抗值越低
4. 铜厚度：面铜厚度与阻抗值成反比，铜厚越薄，阻抗值越高
5. 线距：阻抗线距与阻抗值成正比，间距越大，阻抗值越高
6. 介层厚度：介层厚度与阻抗值成正比，介层越厚，阻抗值越高

注意事项如下：

1. 有些板厂提供了自己的在线计算工具，用板厂的工具计算会更加准确，如嘉立创阻抗计算神器
2. 介电常数、pp高度、铜厚等参数，请找板厂提供，不能用芯板、PP或铜箔的原始参数，因加工后，这些参数均已改变³⁾。
3. PCB板厂默认都是使用微带线或带状线模型，即非共面线模型，即使走线两边有地。所以如果用了共面线，需要在制版说明内重点说明，另如果不用共面线模型，则需要保证G/H大于2，如下图⁴⁾。

PCB阻抗测试可采用TDR方法来测试，PCB板厂可提供用于测试的阻抗条，如下图。

TDR测试有如下两种方法：

1. 示波器+TDR选件
2. 网络分析仪+TDR选件

两者的优缺点详见：

1. 是德科技：TDR是什么? 一文掌握TDR测量原理
2. 君鉴科技：深入浅出谈TDR阻抗测试

对于PCB上闲置的面积或者是地层，有如下两种覆铜方式，

1. 实心覆铜：所有闲置面积都是铜
2. 网格覆铜：每个小网格内无铜

从EMC、散热、信号完整性、PCB可靠性等考虑，优选实心覆铜，如果对称两个面（如TOP层放元件走线，BOT层为地层）的覆铜率差异过大，则需要考虑将覆铜率高（如BOT地层）的层用网格覆铜，避免覆铜率不同散热差异大导致PCB变形。

实心覆铜和网格覆铜的具体差异详见硬十：PCB 覆铜。

覆铜对于PCB可靠性影响见嘉立创：论空旷区铺铜的重要性